עיצוב בקר להפסקת תכנות ב- VHDL: 4 שלבים

2024 מְחַבֵּר: John Day | [email protected]. שונה לאחרונה: 2024-01-30 09:14

אני המום מסוג התגובות שאני מקבל בבלוג הזה. תודה חבר'ה על הביקור בבלוג שלי והנעה אותי לשתף אתכם בידע שלי. הפעם, אני אציג את העיצוב של מודול מעניין נוסף שאנו רואים בכל ה- SOC - Interrupt Controller.

אנו נעצב בקר מפריע לתכנות פשוט אך רב עוצמה. זהו עיצוב הניתן להגדרה ולפרמטרים לחלוטין אשר נייד על פני פלטפורמות. תכננתי את זה לאחר שקראתי הרבה על כמה ארכיטקטורות פופולריות של בקר הפרעות, כמו NVIC, 8259a, RISC-V PLIC, Microblaze's INTC וכו '. בעזרת בקר הפרעות.

שלב 1: מפרטים

להלן המפרט של ה- IP:

• ממשק AHB3-Lite.

• פרמטרים הניתנים להגדרה סטטית:

  • מספר מקורות הפרעה חיצוניים; תומך בעד 63 הפרעות.
  • מספר רמות עדיפות; תומך עד 63 רמות.
  • מספר רמות הקינון; תומך עד 8 קינות ברמה. 
  • רוחב האוטובוס; 32 או 64.
• הפרעות גלובליות ומקומיות ניתנות להסרה.
• רמת עדיפות ניתנת להגדרה דינמית עבור כל הפרעה.
• שני מצבי פעולה - מצב מקונן לחלוטין ומצב עדיפות שווה.
• תומך בהפרעות רגישות ברמה פעילה-גבוהה.

בעיצוב נעשה שימוש במנגנון לחיצת יד בהפרעה של מפרטי RISC-V PLIC.

קדימה להפריע היא בהשראת 8259a

כתבות אחרות: Microblaze INTC, NVIC

שלב 2: סקירה כללית של PIC

בקר הניתנת לתכנות (PIC) מקבל הפרעות מרובות מציוד היקפי חיצוני וממזג אותן לפלט הפרעה יחיד לליבת מעבד מטרה.

PIC נשלט באמצעות רשימות בקרה ומעמד. כל רשימות ה- PIC ממופות בזיכרון, ונגישות אליהן באמצעות ממשק האוטובוס AHB3-Lite.

בנק הרשמים מורכב מרשם תצורות, מאגרי רישום, רישומים ממתינים, רגיסי שירות, רשימות עדיפות ורשום מזהים, האופייניים לבקרי הפרעות.

רשם התצורה משמש להגדרת אופן הפעולה של PIC. זה יכול לעבוד במצב מקונן לחלוטין או במצב עדיפות שווה.

לכל הפרעה ניתן להקצות סדרי עדיפויות ולמסוך אותם בנפרד. תמיכה גם במיסוך גלובלי של כל ההפרעות.

בנק הרשמים מתקשר עם Priority Resolver ו- BTC (Binary-Tree-Comparator) כדי לפתור את סדרי העדיפויות של הפרעות ממתינות ולקבוע את ההפרעה למעבד בהתאם. מרשם המזהים מכיל את המזהה של ההפרעה הממתינה בעדיפות הגבוהה ביותר.

שלב 3: עיצוב ויישום RTL

המתח העיצובי של PIC מצמצם את ההשהיה של פתרון עדיפויות, שהוא החלק הקריטי ביותר בעיצוב. מכיוון שהעיצוב פותר סדרי עדיפויות במחזור שעון אחד, הביצועים מתדרדרים עם הגידול במספר המקורות בעלי מורכבות Log2.

העיצוב יושם בהצלחה והתזמון אומת עד התדרים הבאים על FPGA של Artix-7.

• עד 15 מקורות: 100 מגה -הרץ
• עד 63 מקורות: 50 מגהרץ

איחור הפסק המתווסף על ידי PIC בלבד הוא 3 מחזורי שעון (לא כולל זמן מעבר ההקשר של המעבד וזמן האחזור הראשון של הוראות ISR).

שלב 4: הערות חשובות וקבצים מצורפים

הערות חשובות:

• אם ממשק AHB3-Lite אינו רצוי, תוכל לשנות את המודול העליון ולהשתמש בעיצוב השלד של PIC. אולם ספסל הבדיקה המסופק מיועד ל- IP עם ממשק AHB3-Lite.
• PIC IP v1.0 הוא עיצוב RTL נייד לחלוטין, חשוף.
• מאומת פונקציונלית לעבודה על שני המצבים.

קבצים מצורפים:

• עיצוב קודים ומשטח בדיקה ב- VHDL.
• תיעוד IP מלא.

זהו עיצוב קוד פתוח … אל תהסס להשתמש …

לכל שאלה, בכל עת:

מיטו ראג '