עיצוב UART ב- VHDL: 5 שלבים

2024 מְחַבֵּר: John Day | [email protected]. שונה לאחרונה: 2024-01-30 09:15

UART מייצג משדר מקלט אסינכרוני אוניברסלי. זהו פרוטוקול התקשורת הטורי הפופולרי והפשוט ביותר. במדריך זה תלמד כיצד לעצב מודול UART ב- VHDL.

שלב 1: מהו UART?

כדי לתקשר עם ציוד היקפי שונים, המעבדים או הבקרים משתמשים בדרך כלל בתקשורת UART. מדובר בתקשורת סדרתית פשוטה ומהירה. מכיוון ש- UART הוא דרישת מינימום כמעט בכל המעבדים, הם בדרך כלל מתוכננים כליבות IP רכות ב- VHDL או Verilog לצורך שימוש חוזר וקלות אינטגרציה.

שלב 2: מפרטים

המפרט של ה- UART המעוצב ניתן להלן:

* אותות UART סטנדרטיים.

* קצב שידור הניתן להגדרה בין 600-115200.

* דגימה = 8x @receiver

* עיצוב מוכח FPGA - על לוח Xilinx Artix 7.

* נבדק על ציוד היקפי UART, Hyperterminal בהצלחה - כל קצבי השידור

שלב 3: גישת עיצוב

1. אנו נעצב 3 מודולים, אותם נשלב בהמשך להשלמת ה- UART.

   • מודול משדר: דואג להעברת נתונים סדרתיים
   • מודול מקלט: דואג לקבלות נתונים סדרתיות
   • מודול מחולל Baud: דואג ליצירת שעוני שידור.
2. מודול מחולל Baud ניתן להגדרה דינאמית. הוא יוצר שני שעוני שידור מהשעון הראשי, בהתאם למהירות הרצויה. אחד למשדר, אחר למקלט.
3. מודול המקלט משתמש בקצב דגימה של 8x כדי למזער את ההסתברות לטעייה בקליטה, כלומר, שעון שידור המקלט הוא שעון שידור 8x משדר.
4. אותות בקרה לבקרת שידור וקליטה, כמו גם אות הפסק.
5. ממשק סדרתי UART סטנדרטי ללא סיביות זוגיות, ביט עצירה והתחלה אחד, 8 סיביות נתונים.
6. ממשק מקביל לתקשורת עם מארח כלומר, מעבד או בקר, שמזין ומקבל נתונים מקבילים מ- UART וממנו.

שלב 4: תוצאות סימולציה

שלב 5: קבצים מצורפים

* מודול משדר UART -קובץ vhd

* מודול מקלט UART - קובץ vhd

* מודול מחולל Baud - קובץ vhd

* מודול UART - המודול העליון הראשי המשלב את המודולים לעיל - קובץ vhd

* תיעוד מלא של Core UART IP - pdf

לכל שאלה אתה מוזמן לפנות אלי:

מיטו ראג '

עקוב אחריי:

לשאילתות, צור קשר: [email protected]